1)课题来源与背景 近几年是中国本土集成电路设计企业崛起的开始，但是我们本土的集成电路设计产业基础很差，整体技术水平不高。EDA技术是最为关键的技术之一，然而EDA技术却是国内基础最为薄弱的环节，也是国内知识储备和人才储备最为薄弱的环节。在芯片仿真验证领域，基于纯软件的大规模集成电路的系统仿真验证效率非常低，将大大增加芯片研发周期，尤其对14纳米以上先进制程的大规模集成电路芯片而言，是不可忍受的。因此业界推崇利用硬件仿真加速技术来加快芯片的系统仿真验证，但目前的硬件仿真器完全由美国的三大EDA公司垄断，这种情况对我国高端芯片研发带来了巨大的风险。针对当前现状，本课题研究内容为开发具有自主知识产权的国产硬件仿真器EDA工具。 2)技术原理与性能指标。 本课题研究的“EDA工具”用于芯片仿真验证领域，技术原理是把芯片设计通过高层次综合工具编译后，让设计在硬件仿真器上仿真、运行、调试，可显著加速芯片仿真验证周期。具体性能指标如下： 1）突破14nm 以上集成电路设计技术，提出面向设计复用的设计方法与规范，形成规范化设计流程，并在典型产品中取得应用与推广，整体水平国内领先。 2）开发具有自主知识产权的EDA 工具，满足纳米数字芯片的高层次综合、仿真与验证需求；与国外主流EDA 软件相兼容，可直接连接Cadence等软件进行后续设计、验证与分析；推广应用不少于10 家，开发一批IP 核和PDK，整体水平国内领先。 3)技术的创造性和先进性 此课题基于集成电路设计最新热点，主要是面向大规模集成电路设计，研究内容先进。其次，本项目主要围绕大规模集成电路设计验证流程中的关键问题，包括划分、布局、系统时序分析、IP模块及系统验证等关键问题开展研究，研究手段丰富。最后，本项目研究结果可以植入到大规模集成电路验证流程中，研究结果实用。创新之处在于： （1）可扩展FPGA阵列拓扑设计技术。根据FPGA的技术特性和结构，并结合PCB生产工艺能力设计了“日”字型拓扑结构，使得单板上每块FPGA都尽可能与其他FPGA直接互联。实现最优的互联拓扑，以最大化利用IO资源，是影响多FPGA组网性能的关键因素。 （2）基于SCEMI协议的软硬件交互标准接口技术。SCE-MI标准定义了一种连接采用行为描述的软件模型与采用可综合HDL代码描述的被测系统的接口模型，它通过多个相互独立的虚拟通道来实现两者之间的通信。通过该技术可实现测试平台（Testbench）所在的软件侧与被测设计（DUT）所在的硬件侧的高速信息通信。 （3）多FPGA时钟同步技术。本项目中通过时钟树结构，严格按照时钟线等长的原则进行硬件设计，通过同一时钟源给全部FPGA提供同步的时钟信号，从而保证在FPGA阵列中的DUT可在同一时钟环境中运行。另外通过选择低温漂低抖动的外部时钟源产生时钟信号可以避免FPGA的PLL产生时钟时的高抖动影响。 （4）超大规模设计分割技术。本项目开发的工具所采用的分割方法是以门电路为单元开发的分割方法，针对无向有权重图进行超图分割，以达到在更细粒度的情况下进行设计分割。首先将网表细化构成无向有权重图，而后根据资源占用情况进行粗化操作，将图中节点根据资源占用情况进行集合。再将各个集合按照资源占用情况尽量平均的分割到不同的FPGA中完成分割操作。最后在将图中顶点反向生成RTL代码并进行后续编译操作。 （5）存储器模型设计技术。本项目开发的存储器模型，可以适用不同类型的DUT外部存储器，如FLASH、EEPROM和DDR等，采用了三种模型实现方式：将存储器保存在硬件仿真器EDA工具内部的块存储器（BRAM）中；使用xTor IP，将数据保存在电脑服务器的存储器中；将数据保存在硬件仿真器EDA工具外部连接的ICE子板的存储器中。 4)技术的成熟程度，适用范围和安全性 本课题涉及的技术已产品化，并初步形成销售额，处于成熟应用阶段。产品适用于数字芯片仿真验证领域，服务于人工智能、超级计算、图像处理、数据存储、信号处理等数字电路设计功能的实现，可广泛应用于物联网、云计算、5G通信、智慧医疗、汽车电子等终端领域。该EDA工具部署在客户内网环境，输入和输出均无安全性问题。 5)应用情况及存在的问题 硬件仿真器EDA工具产品目前得到多家企业使用，包括飞腾信息技术有限公司、深圳衡宇芯片科技有限公司、深圳开阳电子股份有限公司、深圳纽创信安科技开发有限公司、深圳云天励飞技术股份有限公司、深圳市中兴微电子技术有限公司、深圳市紫光同创电子有限公司等。在使用过程中，重点评估了仿真验证规模和方式、逻辑综合功能、形式验证功能、时序分析功能、可测性设计功能等硬件仿真器EDA工具重要特性。各司均认为硬件仿真器EDA工具符合他们的验证要求，通过使用硬件仿真系统可以帮助企业更快、更完整地完成芯片功能验证，节约了时间和人力成本，缩短了企业产品迭代周期，提高产品整体竞争力。